这些抖动衰减时钟乘法器结合了两个或四个 DSPLL,可访问四个输入中的任何一个,针对任何输出均可提供低抖动时钟。
Silicon Labs Si5346 具有两个 DSPLL,采用 44 引脚 QFN 封装 (7x7mm)
Silicon Labs Si5347 具有四个 DSPLL,采用 64 引脚 QFN 封装 (9x9mm)
- 每个 DSPLL 可从任何输入频率生成任何输出频率。
- 输入频率范围:
- 差分:8 kHz 至 750 MHz
- LVCMOS:8 kHz 至 250 MHz
- 输出频率范围:
- 差分:高达 712.5 MHz
- LVCMOS:高达 250 MHz
- 超低抖动 - 通常小于 100 fs (12kHz-20MHz)
- 可配置输出与 LVDS、LVPECL、LVCMOS、CML 和 HCSL 兼容,具有可编程信号振幅。